智通财经 APP 得悉，在近来举行的 “IMW 2025” 盛会上，三星电子具体论述了下一代 DRAM 和 NAND 闪存的演化进程与未来应战。回忆存储技能多年来的变迁，不论是 DRAM 仍是 NAND 闪存，都正面对许多阻止其逐渐开展的难题。在主题讲演中，三星表达了对探寻解决方案、推进技能继续前进的激烈希望。此次会议招引了全球很多企业和专家参加，他们纷繁环绕 DRAM 和 NAND 的未来进行了丰厚且深化的共享沟通。例如，imec 初次揭露纯金属栅极技能，助力 3D NAND 闪存将层距离缩小至 30nm 一起保证可靠性；铠侠则展现了其多级编码技能，为闪存高速随机存取带来新或许；使用资料公司也开发出了快速外延成长 3D NAND 的 Si 沟道技能。

  在日前举行的“IMW 2025”上，三星电子关于下一代 DRAM 和下一代 NAND 闪存的演化。

  在 1990 时代，平面 n 沟道 MOS FET 是单元挑选晶体管(单元晶体管)的规范。但是，进入21世纪，短沟道效应和关断漏电流已变得无法忽视。一种在不缩短沟道长度的情况下使横向(水平)方向微型化的晶体管结构被规划出来并被用于DRAM单元晶体管。跟着光刻技能的不断缩小，DRAM单元的面积能够不断缩小。

  在“6F2”布局中，经过将字线和沟道嵌入到衬底中，单元晶体管的面积得以减小。源极和漏极水平(横向)布局。单元晶体管的笔直结构从衬底侧开端顺次为字线(WL)、沟道、位线触点(BLC)、电荷存储节点触点(SNC)、位线和单元电容器。字线X代及今后)的DRAM单元根本保持上述结构，但经过改善电容结构、字线资料等连续了七代，顺次称为“1X→1Y→1Z→1A→1B→1C→1D”代。不过，下一代“0A”代(10nm以下第一代)将无法保持“6F2”布局，有很大时机转向“4F2”布局。

  图注：三维动态随机存取存储器(3D DRAM)的原型。这是由三星构思并制作的原型。它们被称为“VS-CAT(笔直堆叠单元阵列晶体管)”。左图显现了用透射电子显微镜 (TEM) 观察到的原型 DRAM 单元阵列的横截面。左上角显现 3D 堆叠晶体管和电容器，左下角显现位线提取结构(阶梯式)，右侧显现字线和通道的横截面(一个通道夹在两条字线之间)。右侧的结构图展现了经过堆叠存储单元阵列和外围电路来削减硅面积的主意。将存储单元阵列晶圆(Cell WF)与周边电路晶圆(Core/Peri. WF)键合在一起。

  笔直单元串经过添加堆叠单元晶体管的数量，快速添加了密度和容量。 2010 时代初期的产品有 32 层。到 2020 时代中期，它已开展到 300 多层，高度约为其原始高度的十倍。此外，将存储单元阵列堆叠在外围电路上方(CuA：CMOS under Array)的布局已投入实际使用，由此削减了硅片面积。

  图注：将铁电薄膜使用于 NAND 闪存单元晶体管的测验示例。最左面的图画(a)是包括铁电膜(Ferro)的绝缘膜的横截面图画(经过 TEM)。中心(b)是将铁电薄膜归入相似于 NAND 闪存的圆柱形结构的单元晶体管的横截面图画(TEM)。最右边(c)显现了阈值电压以16种不同的方法变化时的丈量成果(相当于4位/单元)

  在“DRAM”范畴，开发3D存储器技能的危险投资公司NEO Semiconductor将解说与3D NAND结构相似的3D DRAM技能“3D X-DRAM”。内存供货商 Macronix International 将展现一种改善的 3D DRAM 技能，该技能由两条水平字线、一条笔直位线和栅极操控晶闸管组成。半导体动力实验室 (SEL) 使用氧化物半导体单片堆叠平面 FET 和笔直通道 FET，制作出了原型 1M 位 3D DRAM。

  在“铁电存储器”范畴，美光科技解说了其高性能、长寿命铁电存储器的资料工程技能。佐治亚理工学院将描绘一种非挥发性电容器的制作工艺，该工艺能够在必定程度上完结铁电电容器的小信号无损读出。GLOBALFOUNDRIES 也评论了互补 FeFET 存储器中产生的电荷捕获问题，该存储器旨在嵌入 CMOS 逻辑。